HDL: 组合逻辑、时序逻辑、状态机和 RTL 图详解

组合逻辑：由逻辑门电路组成的电路，其输出仅取决于当前输入信号的值，不受电路之前的状态影响。组合逻辑电路没有内部存储功能，不涉及时序问题。

时序逻辑：由组合逻辑电路和存储器件（如触发器、锁存器等）组成的电路。时序逻辑电路能够存储和处理时序信息，其输出不仅受到当前输入信号的影响，还受到电路之前的状态影响。时序逻辑电路具有记忆功能，能够存储一段时间内的输入信号，因此需要考虑时序问题。

状态机：一种特殊的时序逻辑电路，根据输入信号和当前状态来确定下一个状态和输出信号的电路。状态机通常由状态寄存器和组合逻辑电路组成，其状态转移和输出计算由组合逻辑电路完成，状态存储由状态寄存器完成。状态机能够处理复杂的时序问题，广泛应用于数字系统中。

RTL 图：寄存器传输级（Register Transfer Level）的电路图，是一种描述数字系统电路行为的图形化表示方式。RTL 图包含了各种基本的数字电路模块（如加法器、比较器、触发器等）及其之间的数据传输和控制信号，并通过箭头表示电路中信号的流向。RTL 图常用于数字电路设计和仿真过程中，便于工程师理解和调试电路。