降低查重率：当栅-源之间不加电压时即VGS=0时源漏之间是两只背向的PN结不管VDS极性如何总有一个PN结反偏此时漏源之间电阻极大基本上没有电流输出。

因此，在设计电路时，应该尽量避免将源和栅之间直接连接，而是采用电容、电感等元件进行隔离，以降低查重率。此外，还可以采用抗干扰性能好的器件，如差动放大器等，来减少干扰信号的影响，进一步提高电路的可靠性和稳定性。

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