写一段VERILOG语言，流水灯逻辑

module shift_register( input clk, input rst, output reg [7:0] led );

reg [7:0] shift_reg; reg [2:0] counter;

always @(posedge clk) begin if(rst) begin shift_reg <= 8'b00000001; counter <= 3'b000; end else begin counter <= counter + 1; if(counter == 3'b111) begin counter <= 3'b000; shift_reg <= {shift_reg[6:0], shift_reg[7]}; end end end

assign led = shift_reg;

endmodule

//说明： //本模块实现了一个基本的流水灯效果 //时钟信号clk用于控制流水灯的移动速度 //复位信号rst用于初始化流水灯和复位计数器 //led输出8位二进制数，表示流水灯的状态 //shift_reg为8位寄存器，存储流水灯的状态 //counter为3位计数器，用于控制流水灯的移动