FPGA 可重叠 1101 序列检测器实验：DUT 和 TB 代码

下面是使用 FPGA 语言（Verilog）编写的可重叠 1101 序列检测器实验的 DUT（Design Under Test）代码和 TB（Testbench）代码：

DUT 代码（dut.v）：

module dut (
  input clk,
  input reset,
  input data_in,
  output reg sequence_detected
);

  reg [3:0] shift_register;

  always @(posedge clk or posedge reset)
  begin
    if (reset)
      shift_register <= 4'b0000;
    else
      shift_register <= {shift_register[2:0], data_in};
  end

  always @(posedge clk)
  begin
    if (shift_register == 4'b1101)
      sequence_detected <= 1'b1;
    else
      sequence_detected <= 1'b0;
  end

endmodule

在上述 DUT 代码中，使用一个 4 位的移位寄存器（shift_register）来存储接收到的数据。每当时钟上升沿到来时，将输入数据（data_in）存入移位寄存器，并将移位寄存器向左移动一位。然后，在时钟上升沿时，检查移位寄存器是否与目标序列（1101）匹配，如果匹配则将 sequence_detected 输出设置为 1，否则设置为 0。

TB 代码（tb.v）：

module tb;

  reg clk;
  reg reset;
  reg data_in;
  wire sequence_detected;

  // 实例化 DUT
  dut dut_inst (
    .clk(clk),
    .reset(reset),
    .data_in(data_in),
    .sequence_detected(sequence_detected)
  );

  // 时钟生成
  always #5 clk = ~clk;

  // 初始化
  initial begin
    clk = 1'b0;
    reset = 1'b0;
    data_in = 1'b0;

    // 等待时钟稳定
    #10;

    // 发送重置信号
    reset = 1'b1;

    // 发送数据序列
    #10;
    reset = 1'b0;
    data_in = 1'b1;
    #10;
    data_in = 1'b1;
    #10;
    data_in = 1'b0;
    #10;
    data_in = 1'b1;
    #10;
    data_in = 1'b0;
    #10;

    // 结束仿真
    $finish;
  end

endmodule

在上述 TB 代码中，首先实例化了 DUT 模块（dut_inst），并连接了时钟（clk）、复位（reset）、数据输入（data_in）和序列检测输出（sequence_detected）。 然后，通过一个时钟生成模块，以每 5 个时间单位的间隔产生一个时钟信号（clk）。 在初始化块中，设置初始值，并等待时钟稳定。 接着，发送重置信号，并在一定时间间隔后，连续发送数据序列（1101）进行测试。 最后，仿真结束。

请注意，在实际的 FPGA 设计中，需要根据具体的 FPGA 芯片和开发环境进行适当的修改和调整，以确保正确的功能和时序。