Verilog 赋值语句：assign c=a>b?a:b 示例解析

在 Verilog 语句中，assign c=a>b?a:b，若 a=4'b0010, b=4'b0001，则 c=4'b0010。

该语句使用了三目运算符 (?:)，其作用是根据条件判断选择不同的值。

在本例中，条件 a>b 为真，因为 4'b0010 大于 4'b0001，所以 c 被赋值为 a 的值，即 4'b0010。

简单来说，该语句相当于：

if (a > b) { c = a; } else { c = b; }

因此，最终 c 的值为 4'b0010。