Verilog 测频模块代码示例 - 频率计数器实现

"用Verilog语言写测频"以下是一个简单的Verilog代码示例，用于测频：\n\nverilog\nmodule frequency_counter (\n input wire clk,\n input wire reset,\n input wire enable,\n output reg [31:0] count\n);\n\nreg [31:0] temp_count;\n\nalways @(posedge clk or posedge reset) begin\n if (reset)\n temp_count <= 0;\n else if (enable)\n temp_count <= temp_count + 1;\nend\n\nalways @(posedge clk) begin\n if (reset)\n count <= 0;\n else if (enable)\n count <= temp_count;\nend\n\nendmodule\n\n\n这个模块有三个输入端口：clk是时钟信号，reset是复位信号，enable是使能信号。count是一个32位的输出端口，用于输出计数值。\n\n在时钟上升沿处，如果复位信号为高电平，计数器将被重置为0。如果使能信号为高电平，计数器将递增1。最终的计数值将在时钟上升沿处输出到count端口。\n\n你可以根据需要修改模块的输入输出端口和位宽。