Verilog 中 wire 信号化简：mem_write_enable 和 rd_en 的关系

///'Verilog 中，wire [3:0] mem_write_enable; //n wire read_valid; //n assign rd_en = !(~(&(~mem_write_enable))) 化简后，是什么内容：化简后的表达式是 rd_en = mem_write_enable;///