Verilog 中 wire 信号的逻辑化简：rd_en = ~(~(&(~mem_write_enable)) | (~read_valid)） 化简过程

Verilog 中，wire [3:0] mem_write_enable; wire read_valid; assign rd_en = ~(~(&(~mem_write_enable)) | (~read_valid)） 化简后，是什么内容：化简后，rd_en 的表达式为： rd_en = (mem_write_enable & read_valid)