SystemVerilog 能否调用 VHDL 函数?

不可以直接在 SystemVerilog 中使用 VHDL 的函数。SystemVerilog 和 VHDL 是两种不同的硬件描述语言，它们有不同的语法和语义规则。尽管两种语言都用于硬件描述和仿真，但它们之间的函数和操作符定义是不兼容的。

如果需要在 SystemVerilog 中使用 VHDL 的功能，可以通过将 VHDL 代码包装在一个 VHDL 组件中，然后在 SystemVerilog 中实例化该组件来实现。