Verilog 中检测上升沿的电路实现

wire in; // 输入信号
wire out; // 输出信号
reg d0, d1; // 内部寄存器

always @(posedge clk) begin
  if (ust) begin
    d0 <= 1'b0;
    d1 <= 1'b0;
  end else begin
    d0 <= in;
    d1 <= d0;
  end
end

//assign out = ???

正确答案：

C、assign out = d0 &~d1;

解释：

该代码使用 always 语句和 posedge clk 敏感列表来检测时钟信号的上升沿。当检测到上升沿时，代码根据条件 ust 更新寄存器 d0 和 d1。

为了实现上升沿检测，需要使用一个与非门逻辑，即当 d0 为 1 且 d1 为 0 时，输出 out 为 1。

选项 C 中的表达式 d0 &~d1 正确地实现了这一逻辑。

其他选项解释：

A、~d0 &~d1：当 d0 和 d1 均为 0 时，输出为 1，无法检测到上升沿。
B、d0 &d1：当 d0 和 d1 均为 1 时，输出为 1，无法检测到上升沿。
D、~d0 &d1：当 d0 为 0 且 d1 为 1 时，输出为 1，无法检测到上升沿。