Verilog 实现数码管输出 (0-15) - 代码示例

以下是一个用 Verilog 实现数码管输出的简单示例代码：

module SevenSegment(
  input [3:0] num,
  output reg [6:0] seg
);

always @(*)
begin
  case (num)
    4'b0000: seg = 7'b1000000; // 0
    4'b0001: seg = 7'b1111001; // 1
    4'b0010: seg = 7'b0100100; // 2
    4'b0011: seg = 7'b0110000; // 3
    4'b0100: seg = 7'b0011001; // 4
    4'b0101: seg = 7'b0010010; // 5
    4'b0110: seg = 7'b0000010; // 6
    4'b0111: seg = 7'b1111000; // 7
    4'b1000: seg = 7'b0000000; // 8
    4'b1001: seg = 7'b0010000; // 9
    4'b1010: seg = 7'b0001000; // 10
    4'b1011: seg = 7'b0000011; // 11
    4'b1100: seg = 7'b1000110; // 12
    4'b1101: seg = 7'b0100001; // 13
    4'b1110: seg = 7'b0000110; // 14
    4'b1111: seg = 7'b0001110; // 15
    default: seg = 7'b0000000; // 默认情况为0
  endcase
end

endmodule

在这个例子中，num 是一个 4 位输入，表示要显示的数字。seg 是一个 7 位输出，对应于数码管的 7 段显示。

在 always 块中，使用一个 case 语句根据输入数字的不同设置 seg 的值。在每个 case 分支中，将 seg 设置为对应数字的 7 段显示编码。如果输入数字超出了 0 到 15 的范围，则将 seg 设置为 0，表示空白显示。

注意，这只是一个简单的示例代码，实际中可能需要根据具体的数码管类型和硬件平台进行适当的修改。