FPGA Verilog 实现 4 位二进制到 BCD 转换 - 数码管输出 0 到 15

module BinaryToBCD( input [3:0] binary_in, output [3:0] bcd_out );

reg [3:0] bcd;

always @ (binary_in) begin
    case (binary_in)
        4'b0000: bcd = 4'b0000;
        4'b0001: bcd = 4'b0001;
        4'b0010: bcd = 4'b0010;
        4'b0011: bcd = 4'b0011;
        4'b0100: bcd = 4'b0100;
        4'b0101: bcd = 4'b0101;
        4'b0110: bcd = 4'b0110;
        4'b0111: bcd = 4'b0111;
        4'b1000: bcd = 4'b1000;
        4'b1001: bcd = 4'b1001;
        4'b1010: bcd = 4'b1010;
        4'b1011: bcd = 4'b1011;
        4'b1100: bcd = 4'b1100;
        4'b1101: bcd = 4'b1101;
        4'b1110: bcd = 4'b1110;
        4'b1111: bcd = 4'b1111;
        default: bcd = 4'b0000;
    endcase
end

assign bcd_out = bcd;

endmodule