Verilog 5 分频器代码示例及详解

以下是一个使用 Verilog 语言实现的 5 分频器代码示例：

module Divider5(input clk, output reg out);
  reg [2:0] count;
  
always @(posedge clk) begin
    if (count == 4'b100) begin
      out <= ~out;   // 时钟上升沿触发时取反输出
      count <= 0;    // 计数器重置为0
    end
    else begin
      count <= count + 1;   // 计数器加1
    end
  end
endmodule

上述代码中，定义了一个名为 'Divider5' 的模块，有一个时钟输入 'clk' 和一个输出 'out'。其中， 'count' 是一个 3 位的寄存器，用于计数。

在 'always' 块中，使用 'posedge' 关键字表示只在时钟上升沿触发时执行。当 'count' 的值等于 4 时，即计数器达到 4'b100 时，将输出取反，并将计数器重置为 0。否则，计数器加 1。

这样，当输入时钟信号的频率为 5 倍输出时钟信号的频率时，输出信号 'out' 将每 5 个时钟周期翻转一次。