Verilog initial 块：信号初始化示例

这段代码是一个 Verilog 的 initial 块，用于在仿真开始时初始化信号的值。\n\n第一行设置 clk 信号的初始值为 0，表示时钟信号的初始状态为低电平。\n第二行设置 reset 信号的初始值为 0，表示复位信号的初始状态为低电平。\n第三行设置 MIO_ready 信号的初始值为 0，表示 MIO_ready 信号的初始状态为低电平。\n第四行设置 Data_in 信号的初始值为 0，表示 Data_in 信号的初始状态为低电平。\n第五行设置 INT 信号的初始值为 0，表示 INT 信号的初始状态为低电平。