Verilog 中 Branch 信号的作用：分支操作详解

在Verilog中，当Branch信号被设置为1时，表示要进行分支操作。在这段代码中，当R[rs]等于R[rt]时，需要进行分支操作，即PC的值将被更新为PC + SignExt(offset) × 4。\n\n\t6'b000100:begin\t\t//Beq\t\tI_beq\t\t如果R[rs]＝R[rt]，则PC←PC＋SignExt(offset)×4\n\t\t\t`CPU_ctrl_signals<=17'h08090; Branch<=1; \n\t\t\tALU_operation<= SUB; state <= EX_beq; \n\t\t\tend