SystemVerilog 中的 round 函数 - 四舍五入实数

在 SystemVerilog 中，可以使用 round 函数来对一个实数进行四舍五入。round 函数的语法如下：\n\nsystemverilog\nfunction integer round(real value);\n\n\n其中，value 是要进行四舍五入的实数。\n\n下面是一个示例代码，演示如何使用 round 函数：\n\nsystemverilog\nmodule tb;\n function automatic integer round(real value);\n if (value >= 0)\n return $floor(value + 0.5);\n else\n return $ceiling(value - 0.5);\n endfunction\n \n initial begin\n real number = 3.6;\n integer rounded_number = round(number);\n $display("Original number: %0d", number);\n $display("Rounded number: %0d", rounded_number);\n end\nendmodule\n\n\n在上面的示例中，首先定义了一个名为 round 的函数，该函数接受一个实数作为参数，并返回一个整数结果。在函数内部，使用 if 语句来判断实数 value 的正负，然后使用 $floor 和 $ceiling 函数来进行四舍五入操作。最后，在 initial 块中调用 round 函数来测试其功能，并使用 $display 打印结果。\n\n运行上述代码，将会输出以下结果：\n\n\nOriginal number: 3.600000\nRounded number: 4\n\n\n可以看到，原始的实数 3.6 被四舍五入为整数 4。