基于Verilog的动态扫描七段数码管显示模块

基于Verilog的动态扫描七段数码管显示模块

该模块通过动态扫描的方式控制四个七段数码管显示16位数据，其工作原理如下：

1. 分频

• 使用一个17位计数器cnt，在每个上升沿时加1，计数器溢出时cnt[16]输出为高电平，作为七段数码管扫描时钟seg7_clk。
• seg7_clk的频率为50MHz/2^17 ≈ 0.76kHz。

2. 动态扫描

• 使用一个2位计数器seg7_addr，在每个seg7_clk的上升沿时加1，seg7_addr的值决定了o_sel的输出，即控制哪个七段数码管被选中。

3. 段码选择

• 根据seg7_addr的值，选择i_data中对应位置的数据作为待译段码seg_data_r。

4. 段码输出

• 在每个i_clk的上升沿时，根据seg_data_r的值，选择对应的段码输出到o_seg，完成动态显示。

模块代码

module seg_drive(
  input         i_clk,

  input  [15:0] i_data,                 // 欲显数据[16    
  
  output reg [7:0] o_seg,                  // 段脚
  output reg [3:0] o_sel                   // 位脚
);

//++++++++++++++++++++++++++++++++++++++
// 分频部分 开始
//++++++++++++++++++++++++++++++++++++++
reg [16:0] cnt;                         // 计数子

always @ (posedge i_clk)
    cnt <= cnt + 1'b1;

wire seg7_clk = cnt[16];                // (2^17/50M = 2.6114)ms 
//--------------------------------------
// 分频部分 结束
//--------------------------------------


//++++++++++++++++++++++++++++++++++++++
// 动态扫描, 生成seg7_addr 开始
//++++++++++++++++++++++++++++++++++++++
reg [1:0]  seg7_addr;                   // 第几个seg7

always @ (posedge seg7_clk)
    seg7_addr <= seg7_addr + 1'b1;      

always
  case (seg7_addr)
    0 : o_sel <= 4'b0001;              
    1 : o_sel <= 4'b0010;               
    2 : o_sel <= 4'b0100;                
    3 : o_sel <= 4'b1000;               
  endcase
//++++++++++++++++++++++++++++++++++++++
// 根据seg7_addr, 选择待译段码 开始
//++++++++++++++++++++++++++++++++++++++
reg [7:0] seg_data_r;                   // 待译段码

always
  case (seg7_addr)
    0 : seg_data_r <= i_data[3:0];
    1 : seg_data_r <= i_data[7:4];
    2 : seg_data_r <= i_data[11:8];
    3 : seg_data_r <= i_data[15:12];
  endcase

 always @ (posedge i_clk)
        case(seg_data_r)                // 无小数点
          4'h0 : o_seg <= 8'hc0;
          4'h1 : o_seg <= 8'hf9;
          4'h2 : o_seg <= 8'ha4;
          4'h3 : o_seg <= 8'hb0;
          4'h4 : o_seg <= 8'h99;
          4'h5 : o_seg <= 8'h92;
          4'h6 : o_seg <= 8'h82;
          4'h7 : o_seg <= 8'hf8;
          4'h8 : o_seg <= 8'h80;
          4'h9 : o_seg <= 8'h90;
          4'ha : o_seg <= 8'hff;
        endcase

endmodule

流程图

暂态部分：

1. 计数器cnt在每个上升沿时加1，cnt[16]输出作为seg7_clk，其频率为50MHz/2^17 ≈ 0.76kHz。
2. 每个seg7_addr在seg7_clk的上升沿时加1，seg7_addr的值决定了o_sel的输出，即控制哪个七段数码管被选中。
3. 根据seg7_addr的值，选择i_data中对应位置的数据作为待译段码seg_data_r，等待下一步操作。

组合逻辑部分：

4. 在i_clk的上升沿时，根据seg_data_r的值，选择对应的段码输出到o_seg，完成动态显示。

总结

本模块通过一个17位计数器对50MHz时钟进行分频，并控制四个七段数码管进行动态扫描显示，实现了16位数据的动态显示功能。