Verilog 数码管动态显示程序：4 位选择 7 段数码管

以下是一个简单的 Verilog 语言的数码管动态显示程序，满足题目要求：

module display(input clk, input [3:0] data, output reg [6:0] seg, output reg [3:0] digit);

    reg [25:0] counter;

    always @(posedge clk) begin
        counter <= counter + 1;
        if (counter == 26'd499999) begin
            counter <= 0;
            digit <= digit + 1;
            if (digit == 4) begin
                digit <= 0;
            end
        end
    end

    always @(*) begin
        case (digit)
            0: begin
                case (data)
                    0: seg = 7'b0111111;
                    1: seg = 7'b0000110;
                    2: seg = 7'b1011011;
                    3: seg = 7'b1001111;
                    4: seg = 7'b1100110;
                    5: seg = 7'b1101101;
                    6: seg = 7'b1111101;
                    7: seg = 7'b0000111;
                    8: seg = 7'b1111111;
                    9: seg = 7'b1101111;
                    default: seg = 7'b1111110;
                endcase
            end
            1: begin
                case (data)
                    0: seg = 7'b0000001;
                    1: seg = 7'b0000000;
                    2: seg = 7'b1110110;
                    3: seg = 7'b0011111;
                    4: seg = 7'b0011001;
                    5: seg = 7'b0111101;
                    6: seg = 7'b0111111;
                    7: seg = 7'b0000110;
                    8: seg = 7'b0111111;
                    9: seg = 7'b0011111;
                    default: seg = 7'b1111110;
                endcase
            end
            2: begin
                case (data)
                    0: seg = 7'b1011111;
                    1: seg = 7'b0000110;
                    2: seg = 7'b1111101;
                    3: seg = 7'b1001111;
                    4: seg = 7'b1100110;
                    5: seg = 7'b1101101;
                    6: seg = 7'b1111111;
                    7: seg = 7'b0000111;
                    8: seg = 7'b1111111;
                    9: seg = 7'b1101111;
                    default: seg = 7'b1111110;
                endcase
            end
            3: begin
                case (data)
                    0: seg = 7'b0000000;
                    1: seg = 7'b0000000;
                    2: seg = 7'b1111110;
                    3: seg = 7'b0011111;
                    4: seg = 7'b0000110;
                    5: seg = 7'b0111101;
                    6: seg = 7'b1111101;
                    7: seg = 7'b0000111;
                    8: seg = 7'b1111111;
                    9: seg = 7'b1101111;
                    default: seg = 7'b1111110;
                endcase
            end
            default: begin
                seg = 7'b1111110;
            end
        endcase
    end

endmodule

该程序包括一个时钟输入 clk，一个数据输入 data，以及两个输出 seg 和 digit。程序使用 counter 计数器来控制数码管的动态显示，每经过一定的时间计数器加 1，当计数器达到一个特定值时，数码管的位选信号 digit 加 1。当 digit 为 4 时，再次回到第一位。

程序使用一个 case 语句根据当前的 digit 和 data 来确定应该显示哪个数字或符号，然后将相应的 7 段数码管的值赋给 seg 输出。如果 data 的值不在 0 到 9 的范围内，则显示一个空格。

需要注意的是，该程序只能在数码管共阳极的情况下使用，如果数码管为共阴极，则需要将 seg 的值取反。此外，该程序还需要根据具体的硬件平台进行一定的修改和调整。