Verilog 实现 24 位有符号定点数右移 8 位并四舍五入

以下是 Verilog 代码实现：

module fp_shift(input signed [23:0] fp_in,
                output reg signed [15:0] fp_out);

    reg signed [31:0] temp_fp; // 临时变量，用来进行四舍五入

    always @(*) begin
        temp_fp = fp_in + 128; // 加上 0.5，相当于进行四舍五入
        temp_fp = temp_fp >> 8; // 右移 8 位
    end

    assign fp_out = temp_fp[15:0]; // 取低 16 位作为输出

endmodule

上述代码中，首先定义了一个 24 位有符号定点数输入和一个 16 位有符号定点数输出。在 always 块中，将输入数加上 0.5（128），相当于进行四舍五入，然后右移 8 位。最后，将右移后的结果的低 16 位作为输出。