Verilog 分频器实现数码管动态显示

这部分的分频是让数码管动态显示的，其中的计数器 cnt 会在每个时钟上升沿触发时加 1，当 cnt 的最高位（第 17 位）变化时，seg7_clk 会产生一个时钟脉冲，用于驱动数码管的动态显示。具体来说，cnt 的计数频率为 50MHz/2^17，即每个计数器周期为 2.6114 毫秒。

// 分频部分 开始 //++++++++++++++++++++++++++++++++++++++ reg [16:0] cnt; // 计数子

always @ (posedge i_clk) cnt <= cnt + 1'b1;

wire seg7_clk = cnt[16]; // (2^17/50M = 2.6114)ms //--------------------------------------