Verilog 中的 initial 块：用于初始化寄存器和内存

Verilog 中的 'initial' 块用于在仿真期间初始化寄存器和内存的值。'initial' 块只执行一次，在仿真开始时执行，用于设置寄存器和内存的初始值。

例如，以下代码将初始化一个 32 位宽的寄存器 'reg1'：

module my_module(input clk, input reset, output reg [31:0] reg1);
  initial begin
    reg1 = 32'h12345678;
  end
  
always @(posedge clk) begin
    if (reset) begin
      reg1 <= 0;
    end else begin
      reg1 <= reg1 + 1;
    end
  end
endmodule

在上面的代码中，'initial' 块将 'reg1' 的初始值设置为 0x12345678。在每个时钟上升沿，如果 'reset' 为 1，则 'reg1' 被清零；否则，'reg1' 将加 1。在仿真开始时，'reg1' 将被初始化为 0x12345678，然后在仿真期间根据 'always' 块的逻辑进行操作。