Verilog 移频模块代码示例

以下是一个简单的移频模块的 Verilog 代码示例：

module freq_shifter (
  input clk,
  input [7:0] input_signal,
  input [7:0] shift_amount,
  output [7:0] output_signal
);

reg [7:0] shifted_signal;

always @(posedge clk) begin
  shifted_signal <= input_signal << shift_amount;
end

assign output_signal = shifted_signal;

endmodule

该模块包含一个时钟输入，一个 8 位输入信号和一个 8 位移动量输入。它还有一个 8 位输出信号，该信号是输入信号移位后的结果。

在 Verilog 中，我们可以使用左移运算符 << 将输入信号向左移动指定的位数。在此示例中，我们将输入信号移动了 shift_amount 个位置，并将结果存储在 shifted_signal 寄存器中。最后，我们将 shifted_signal 分配给输出信号。