Verilog实现2421码到独热码的译码器设计

以下是一个基于Verilog的2421码译码器，实现输入为2421码，输出为独热码的功能。

module decoder_2421 (input [3:0] in_2421, output [3:0] out_hot);

  always @ (in_2421) begin
    case (in_2421)
      4'b0000: out_hot = 4'b0001; // 0
      4'b0001: out_hot = 4'b0010; // 1
      4'b0010: out_hot = 4'b0100; // 2
      4'b0011: out_hot = 4'b1000; // 3
      4'b0100: out_hot = 4'b0001; // 4
      4'b0101: out_hot = 4'b0010; // 5
      4'b0110: out_hot = 4'b0100; // 6
      4'b0111: out_hot = 4'b1000; // 7
      4'b1000: out_hot = 4'b0001; // 8
      4'b1001: out_hot = 4'b0010; // 9
      default: out_hot = 4'b0000; // invalid input
    endcase
  end

endmodule

在这个模块中，输入in_2421是一个四位的二进制数字，表示2421码的输入。输出out_hot也是一个四位的二进制数字，表示独热码的输出。

在always块中，使用case语句根据输入的2421码值，将输出设置为对应的独热码值。如果输入的值无效，则将输出设置为0。最后，将out_hot赋值给模块的输出端口。