HDL 示例代码：组合逻辑、时序逻辑、状态机和 RTL 图

本文提供了 HDL 示例代码，涵盖了组合逻辑、时序逻辑、状态机和 RTL 图的设计。通过示例代码，您可以了解这些基本概念以及如何在 HDL 中实现它们。

1. 组合逻辑示例代码

下面是一个简单的组合逻辑电路，它具有两个输入和一个输出。它的功能是将两个输入值相加，并将结果输出。

module adder(input [3:0] a, b, output [3:0] sum);
  assign sum = a + b;
endmodule

2. 时序逻辑示例代码

下面是一个简单的时序逻辑电路，它具有一个时钟输入和一个数据输入。它的功能是在每个时钟周期的上升沿将数据输入值存储到寄存器中，并在下一个时钟周期的上升沿将该值输出。

module register(clk, input [3:0] data, output reg [3:0] q);
  always @(posedge clk) begin
    q <= data;
  end
endmodule

3. 状态机示例代码

下面是一个简单的状态机，它具有两个输入和一个输出。它的功能是根据输入值的不同，以不同的方式处理输入，并输出相应的状态值。

module state_machine(input in1, in2, output reg [1:0] state);
  always @(in1 or in2 or state) begin
    case(state)
      2'b00: if(in1) state <= 2'b01; else state <= 2'b00;
      2'b01: if(in2) state <= 2'b10; else state <= 2'b01;
      2'b10: if(in1) state <= 2'b11; else state <= 2'b10;
      2'b11: if(in2) state <= 2'b00; else state <= 2'b11;
    endcase
  end
endmodule

4. RTL 图示例代码

下面是一个简单的 RTL 图，它实现了一个 8 位加法器。它具有两个 8 位输入和一个 8 位输出。

module adder8(input [7:0] a, b, output reg [7:0] sum);
  always @(a or b) begin
    sum <= a + b;
  end
endmodule