FPGA 数字式竞赛抢答器设计：状态机实现及功能详解

基于FPGA设计一个数字式竞赛抢答器：状态机实现及功能详解

本文将详细介绍基于 FPGA 设计一个数字式竞赛抢答器，使用状态机进行设计。该抢答器具备以下功能：

倒计时显示: 显示倒计时时间，单位为 0.1s，保留一位小数。显示第一位抢答者 ID 号（从 1 开始，0 表示无抢答者）。
- 抢答开始后，如倒计时未结束前有违规抢答者，则记录第一违规抢答者 ID 号。
- 倒计时为 0 结束后有抢答者，则记录第一抢答者 ID 号，抢答有效。
抢答启动/重启: 设置 S2 为抢答启动/重启键，每次按下后即启动抢答前的 5s 倒计时。
抢答操作: S0/S1/S3/S4 键由 4 位参赛者进行抢答操作，对应 ID 号为 S0/S1/S3/S4。
违规抢答提醒: 在启动抢答前的 5s 倒计时期间，如果检测到 S0/S1/S3/S4 键中有抢答动作，则立即停止倒计时，并显示第一违规抢答者 ID 号，同时通过指示灯闪烁 3s 进行提醒。
有效抢答标识: 倒计时结束后，如果检测到 S0/S1/S3/S4 键中有抢答动作，则立即显示第一抢答者 ID 号，同时点亮指示灯表示抢答有效，直到启动下一次抢答时熄灭。
抢答时间查询: 支持查阅功能，通过开关 K0～K3 显示某位参赛者从倒计时结束开始抢答到按下抢答键的时间，时间精度 1ms。

状态机设计

该抢答器可以使用状态机进行设计，状态机设计如下：

状态 1：等待抢答启动

输入: S2 按下
输出: 倒计时显示为 5.0s，第一位抢答者 ID 号为 0，指示灯关闭
状态转移: S2 按下 -> 状态 2

状态 2：倒计时进行中

输入: S0/S1/S3/S4 按下，倒计时结束
输出: 倒计时显示为 0.0s，
- 若有违规抢答则显示第一违规抢答者 ID 号并指示灯闪烁 3s，
- 否则若有抢答则显示第一抢答者 ID 号并点亮指示灯，抢答有效
状态转移:
- 倒计时结束 -> 状态 3
- S0/S1/S3/S4 按下 -> 状态 4

状态 3：等待抢答启动

输入: S2 按下
输出: 倒计时显示为 5.0s，第一位抢答者 ID 号为 0，指示灯关闭
状态转移: S2 按下 -> 状态 2

状态 4：违规抢答

输入: 无
输出: 显示第一违规抢答者 ID 号并指示灯闪烁 3s，倒计时不变
状态转移: 无

状态 5：有效抢答

输入: 无
输出: 显示第一抢答者 ID 号并点亮指示灯，倒计时不变
状态转移: 无

查阅功能

查阅功能可以在状态 2/4/5 时按下 K0~K3 键，记录相应参赛者的抢答时间并显示。

代码示例

// ...

// 状态机定义
reg [2:0] state;

// ...

always @(posedge clk) begin
    if (reset) begin
        state <= 1'b0;
        // ...
    end else begin
        case (state)
            1'b0: begin
                // 等待抢答启动
                if (S2) begin
                    state <= 1'b1;
                    // ...
                end
            end
            1'b1: begin
                // 倒计时进行中
                if (count == 0) begin
                    state <= 1'b2;
                    // ...
                end else if (S0 | S1 | S3 | S4) begin
                    state <= 1'b3;
                    // ...
                end
            end
            1'b2: begin
                // 等待抢答启动
                if (S2) begin
                    state <= 1'b1;
                    // ...
                end
            end
            1'b3: begin
                // 违规抢答
                // ...
            end
            1'b4: begin
                // 有效抢答
                // ...
            end
            default: begin
                // ...
            end
        endcase
    end
end

// ...

总结

本文介绍了基于 FPGA 设计数字式竞赛抢答器的方法，使用状态机进行设计，并给出了代码示例。通过该设计，可以实现倒计时、违规抢答检测、有效抢答记录、抢答时间查询等功能，适用于电子工程、嵌入式系统学习者。