Verilog 中 always 组合逻辑使用非阻塞赋值

可以使用非阻塞赋值来实现 always 组合逻辑。非阻塞赋值在实现时不会受到时序和顺序的影响，因此适合在 always 组合逻辑中使用。使用非阻塞赋值可以确保逻辑在时钟上升沿时立即更新，并且不会受到其他信号的干扰。

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