Verilog 测试台模块：用于模拟 RISC-V 处理器

// testbench top module file: 测试台顶层模块文件，用于模拟 // for simulation only: 仅用于模拟

`timescale 1ns/1ps: 定义时间尺度，1ns表示1纳秒，1ps表示1皮秒

module testbench;: 定义模块testbench

reg clk;: 定义寄存器变量clk，用于时钟信号 reg rst;: 定义寄存器变量rst，用于复位信号

riscv_top #(.SIM(1)) top( // 声明模块实例top，并传入参数.SIM(1) .EXCLK(clk),: 传入时钟信号 .btnC(rst),: 传入复位信号 .Tx(),: 传入Tx .Rx(),: 传入Rx .led() // 传入led );

initial begin: 定义初始块 clk=0;: 初始化时钟信号为0 rst=1;: 初始化复位信号为1 repeat(50) #1 clk=!clk;: 循环50次，每次等待1个时间尺度，改变时钟信号的值 rst=0; : 将复位信号改为0 forever #1 clk=!clk;: 无限循环，每次等待1个时间尺度，改变时钟信号的值

$finish;: 结束仿真 end

endmodule: 模块定义结束