Verilog 实现 100M 时钟分频 4096 - 代码示例

以下是一种实现 100M 时钟分频 4096 的 Verilog 代码示例：

module clk_divider (
    input clk_in,
    output reg clk_out
);

reg [11:0] cnt;

always @(posedge clk_in) begin
    if (cnt == 11'd2047) begin
        cnt <= 0;
        clk_out <= ~clk_out;
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

该模块输入一个时钟信号'clk_in'，并输出一个分频后的时钟信号'clk_out'，其频率为'clk_in/4096'。实现方法是计数器'cnt'每累加到 2047 时，将'clk_out'取反，并将计数器清零。这样，'clk_out'的周期就是'4096*clk_in'。