VHDL 4x4 移位乘法器代码示例

以下是一个简单的 4x4 移位乘法器的 VHDL 代码：

library IEEE;
use IEEE.std_logic_1164.all;

entity multiplier is
    port (
        a: in std_logic_vector(3 downto 0);
        b: in std_logic_vector(3 downto 0);
        clk: in std_logic;
        rst: in std_logic;
        result: out std_logic_vector(7 downto 0)
    );
end entity;

architecture behavioral of multiplier is
    signal product: std_logic_vector(7 downto 0);
begin
    process (clk, rst)
    begin
        if (rst = '1') then
            product <= (others => '0');
        elsif rising_edge(clk) then
            if (a(0) = '1') then
                product <= product + ('0' & b & '0000');
            end if;

            if (a(1) = '1') then
                product <= product + ('0' & b & '000000');
            end if;

            if (a(2) = '1') then
                product <= product + ('0' & b & '00000000');
            end if;

            if (a(3) = '1') then
                product <= product + ('0' & b & '0000000000');
            end if;
        end if;
    end process;

    result <= product;
end architecture;

此代码使用四个输入和一个输出端口。输入包括两个 4 位二进制数和时钟和复位信号。时钟用于同步处理，而复位信号用于清除乘积寄存器。输出为 8 位二进制数，表示两个输入数的乘积。

这个乘法器使用移位加法器的原理，每次将被乘数移位并乘以一个位数为 1 的因子，然后将结果加到乘积寄存器中。在这个代码中，我们使用了四个移位加法器，每个因子的位数为 0、4、8 和 12。