Verilog 测试程序中使用 $monitor 和 $display 输出发送和接收数据

在 Verilog 测试程序中，可以使用 $monitor 或 $display 语句来输出发送和接收的数据。这些语句可以用来输出变量的值或者字符串。

以下是一个使用 $monitor 语句输出发送和接收数据的 Verilog 测试程序示例：

module testbench;

reg clk, rst;
reg [7:0] data_in;
wire [7:0] data_out;

// Instantiate DUT (device under test)
dut my_dut(
  .clk(clk),
  .rst(rst),
  .data_in(data_in),
  .data_out(data_out)
);

// Initialize clock and reset
initial begin
  clk = 0;
  forever #5 clk = ~clk;
end

initial begin
  rst = 1;
  #10 rst = 0;
end

// Monitor data_in and data_out
// This will output the values of data_in and data_out every time they change
initial begin
  $monitor('data_in=%h, data_out=%h', data_in, data_out);
end

// Drive data_in with a test pattern
// This will send a test pattern to the DUT every clock cycle
initial begin
  data_in = 8'h00;
  #5 data_in = 8'hFF;
  #5 data_in = 8'h55;
  #5 data_in = 8'hAA;
end

endmodule

在这个测试程序中，$monitor 语句被用来输出 data_in 和 data_out 的值。每当它们的值发生变化时，$monitor 语句就会被触发，并且输出它们的值。

类似地，可以使用 $display 语句来输出发送和接收数据的值，如下所示：

initial begin
  $display('Sending data: %h', data_in);
  #5 $display('Received data: %h', data_out);
end

这个例子中，$display 语句被用来输出发送和接收数据的值。在每个时钟周期中，发送数据会被输出到控制台，然后等待 5 个时钟周期，接收数据会被输出到控制台。