Verilog多位数码管独立动态显示代码详解

以下是一个基本的多位数码管的独立动态显示Verilog代码，并附带详细的逐句解释：

module multi_digit_display(
    input clk, // 时钟信号
    input [3:0] digit_select, // 数码管选择信号
    output reg [6:0] seg_out // 数码管段选信号
);

reg [23:0] counter = 0; // 计数器，用于控制数码管刷新频率
reg [3:0] digit_count = 0; // 数码管计数器，用于选择当前显示的数码管

// 数码管显示表，用于显示数字 0~9
// 每个元素对应一个数字，每个数字用 7 位二进制数表示
// 例如数字 0 对应的二进制数为 0b0111111
reg [6:0] digit_table [0:9] = {
    7'b0111111, // 0
    7'b0000110, // 1
    7'b1011011, // 2
    7'b1001111, // 3
    7'b1100110, // 4
    7'b1101101, // 5
    7'b1111101, // 6
    7'b0000111, // 7
    7'b1111111, // 8
    7'b1101111  // 9
};

always @(posedge clk) begin
    // 计数器加一，用于控制数码管刷新频率
    counter <= counter + 1;

    // 当计数器达到一定值时，刷新数码管
    // 这里假设时钟频率为 50MHz，计数器达到 1e6 时刷新一次数码管
    if (counter == 1000000) begin
        counter <= 0; // 重置计数器

        // 根据数码管计数器选择当前显示的数码管
        case (digit_count)
            0: seg_out <= digit_table[digit_select[0]]; // 显示第一个数码管
            1: seg_out <= digit_table[digit_select[1]]; // 显示第二个数码管
            2: seg_out <= digit_table[digit_select[2]]; // 显示第三个数码管
            3: seg_out <= digit_table[digit_select[3]]; // 显示第四个数码管
        endcase

        digit_count <= digit_count + 1; // 数码管计数器加一

        // 当数码管计数器达到 4 时，重置为 0，从头开始循环显示数码管
        if (digit_count == 4) begin
            digit_count <= 0;
        end
    end
end

endmodule

代码解释:

模块定义:
- module multi_digit_display(...): 定义了一个名为 'multi_digit_display' 的模块。
- input clk: 定义了一个输入信号 'clk'，作为时钟信号。
- input [3:0] digit_select: 定义了一个4位输入信号 'digit_select'，用于选择要显示的数码管。
- output reg [6:0] seg_out: 定义了一个7位输出信号 'seg_out'，用于控制数码管的段选，并指定其为寄存器类型。
变量声明:
- reg [23:0] counter = 0: 定义了一个24位寄存器 'counter'，初始化为0，用于控制数码管刷新频率。
- reg [3:0] digit_count = 0: 定义了一个4位寄存器 'digit_count'，初始化为0，用于选择当前要显示的数码管。
数码管显示表:
- reg [6:0] digit_table [0:9]: 定义了一个包含10个元素的数组 'digit_table'，每个元素存储一个7位二进制数，对应数字0到9的数码管段选码。
always 块:
- always @(posedge clk): 定义了一个always块，在每个时钟上升沿触发。
  - counter <= counter + 1: 计数器 'counter' 加一，用于控制数码管刷新频率。
  - if (counter == 1000000): 当计数器 'counter' 达到 1000000 时，刷新数码管。
    - counter <= 0: 重置计数器 'counter'。
    - case (digit_count): 根据 'digit_count' 的值选择要显示的数码管。
      - seg_out <= digit_table[digit_select[0]]: 显示第一个数码管。
      - seg_out <= digit_table[digit_select[1]]: 显示第二个数码管。
      - seg_out <= digit_table[digit_select[2]]: 显示第三个数码管。
      - seg_out <= digit_table[digit_select[3]]: 显示第四个数码管。
    - digit_count <= digit_count + 1: 'digit_count' 加一，切换到下一个数码管。
    - if (digit_count == 4): 当 'digit_count' 达到 4 时，重置为 0，从头开始循环显示数码管。

工作原理:

该代码实现了一个四位数码管的动态显示，通过控制 'digit_select' 信号选择要显示的数字，并通过 'seg_out' 信号控制数码管的段选。代码利用计数器 'counter' 控制刷新频率，利用数码管计数器 'digit_count' 依次选择点亮不同的数码管，从而实现动态显示效果。

希望这段代码和解释能够帮助你理解如何使用 Verilog 控制多位数码管的显示！