assign sel_out = 16sel1 & in1 16sel2 & in2 16sel3 & in3;always posedge clk or negedge rstif!rst sel_reg_out = h0;else sel_reg_out = sel_out;针对该逻辑写一个SV断言

以下是针对给定逻辑的SystemVerilog断言：

// 定义一个sequence用于检查sel_reg_out是否在rst信号边沿之后的时钟边沿发生变化
sequence check_sel_reg_out_change;
  @(posedge clk) disable iff(!rst)
  sel_reg_out;
endsequence

// 定义一个property，要求sel_reg_out在rst信号边沿之后的时钟边沿发生变化
property sel_reg_out_change;
  @(posedge clk) disable iff(!rst)
  $fell(sel_reg_out);
endproperty

// 使用assert宏来验证sel_reg_out_change属性是否为真
assert property (check_sel_reg_out_change);