assign sel_out = 16sel1 & in1 16sel2 & in2 16sel3 & in3;针对该逻辑写一个SV断言
assert property ( @(posedge clk) disable iff (!reset_n) (sel_out === ({16{sel1}} & in1) | ({16{sel2}} & in2) | ({16{sel3}} & in3)) );
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