解释下面vhdl语言代码并给出各个进程的详细解释library ieee;use ieeestd_logic_1164all;use ieeestd_logic_arithall;use ieeestd_logic_unsignedall;entity light is port Clk in std_logic; Rst in std_logic; EN in std_logic;

该vhdl代码实现了一个数字钟表的功能，包括显示当前时间、设置时间、闹钟功能等。

进程1(process (Clk, Rst))：该进程实现了时钟的计时功能。在时钟的时钟信号Clk的上升沿触发时，根据使能信号EN的值决定是否更新时间。当EN为0时，时钟按照一定频率进行计时，当EN为1时，时钟暂停计时，根据之前存储的时间显示当前时间。当时钟计时到达一定值时，时钟的秒、分、时等进位，保证时间的正确性。

进程2(process (Clk, KC))：该进程实现了键盘输入的功能。在时钟的时钟信号Clk的上升沿触发时，根据键盘输入的值设置对应的时钟值。该进程首先向键盘的行进行扫描，并通过列的值获取键盘的输入值，然后根据输入值设置对应的时钟值。为了防止重复输入，该进程设置了一个计时器timeout和一个标志位flag，当获取到键盘的输入值后，将flag设置为0，timeout计时50ms，50ms后将flag设置为1，此时才能继续获取键盘的输入值。

进程3(process(Clk))：该进程实现了闹钟的功能。在时钟的时钟信号Clk的上升沿触发时，根据当前时间和设定的闹钟时间判断是否需要闹钟。在需要闹钟时，闹钟LED进行闪烁。

进程4(process(SEG_SEL))：该进程实现了数码管的选择功能。根据SEG_SEL信号的值选择需要显示的数码管。

进程5(process(Disp_Temp))：该进程实现了数码管的显示功能。根据Disp_Temp信号的值选择需要显示的数字，并将数字转换为对应的数码管码。

在architecture behave of light中，还定义了一些信号和端口，包括时钟信号Clk、复位信号Rst、使能信号EN、LED输出端口、键盘输出KR、键盘输入KC、数码管显示输出Display和数码管选择信号SEG_SEL等。

总的来说，该vhdl代码实现了数字钟表的基本功能，包括时间计时、时间设置、闹钟功能等