为以下代码写注释include tmpvmodule IDEX input wire clk input wire rst input wire 50 stall input wire 310 id_rs1 input wire 310 id_rs2 input wire 310 id_imm input wire 40 id_rd_addr inp

// 引入 tmp.v 文件 include "tmp.v"

// 定义 IDEX 模块 module IDEX( input wire clk, // 时钟信号 input wire rst, // 复位信号 input wire [5:0] stall, // 暂停信号 input wire [31:0] id_rs1, // ID 阶段的第一个操作数 input wire [31:0] id_rs2, // ID 阶段的第二个操作数 input wire [31:0] id_imm, // ID 阶段的立即数 input wire [4:0] id_rd_addr, // ID 阶段的目标寄存器地址 input wire id_rd_enable, // ID 阶段是否需要写回寄存器 input wire [5:0] id_aluop, // ID 阶段的 ALU 操作类型 input wire [2:0] id_alusel, // ID 阶段的 ALU 选择类型 input wire [31:0] id_pc, // ID 阶段的程序计数器

input wire branch_enable, // 是否需要进行分支

output reg [31:0] ex_rs1, // EX 阶段的第一个操作数
output reg [31:0] ex_rs2, // EX 阶段的第二个操作数
output reg [31:0] ex_imm, // EX 阶段的立即数
output reg [4:0] ex_rd_addr, // EX 阶段的目标寄存器地址
output reg ex_rd_enable, // EX 阶段是否需要写回寄存器
output reg [5:0] ex_aluop, // EX 阶段的 ALU 操作类型
output reg [2:0] ex_alusel, // EX 阶段的 ALU 选择类型
output reg [31:0] ex_pc // EX 阶段的程序计数器
);

// always 块，在时钟上升沿时执行 always @ (posedge clk) begin // 如果复位信号为 1，则将输出信号全部清零 if (rst == 1) begin ex_aluop <= 0; ex_alusel <= 0; ex_rs1 <= 0; ex_rs2 <= 0; ex_rd_addr <= 0; ex_imm <= 0; ex_rd_enable <= 0; ex_pc <= 0; end // 如果暂停信号的第三位为 1，且第四位为 0，则将输出信号全部清零 else if(stall[2] == 1 && stall[3] == 0) begin ex_aluop <= 0; ex_alusel <= 0; ex_rs1 <= 0; ex_rs2 <= 0; ex_rd_addr <= 0; ex_imm <= 0; ex_rd_enable <= 0; ex_pc <= 0; end // 如果需要进行分支，则将输出信号全部清零 else if(branch_enable) begin ex_aluop <= 0; ex_alusel <= 0; ex_rs1 <= 0; ex_rs2 <= 0; ex_rd_addr <= 0; ex_imm <= 0; ex_rd_enable <= 0; ex_pc <= 0; end // 如果暂停信号的第三位为 0，则将输入信号传递给输出信号 else if(stall[2] == 0) begin ex_rs1 <= id_rs1; ex_rs2 <= id_rs2; ex_imm <= id_imm; ex_rd_addr <= id_rd_addr; ex_rd_enable <= id_rd_enable; ex_aluop <= id_aluop; ex_alusel <= id_alusel; ex_pc <= id_pc; end end

endmodul