为以下代码写注释include tmpvmodule EXMEM input wire clk input wire rst input wire 50 stall input wire ex_rd_enable input wire 310 ex_rd_num input wire 40 ex_rd_addr input wire 50 ex_aluop

// 引入外部模块tmp.v include "tmp.v"

// 定义模块EXMEM，该模块有多个输入输出端口 module EXMEM( input wire clk, // 时钟信号 input wire rst, // 复位信号 input wire [5:0] stall, // 暂停信号，6位 input wire ex_rd_enable, // 操作数寄存器读使能信号 input wire [31:0] ex_rd_num, // 操作数寄存器读数据 input wire [4:0] ex_rd_addr, // 操作数寄存器读地址 input wire [5:0] ex_aluop, // ALU操作类型 input wire [31:0] ex_val_store_num, // 存储操作的值 input wire [31:0] ex_val_store_and_load_addr, // 存储和加载操作的地址 input wire ex_val_store_enable, // 存储操作使能信号 input wire ex_val_load_enable, // 加载操作使能信号

output reg mem_rd_enable, // 数据存储器读使能信号
output reg [31:0] mem_rd_num, // 数据存储器读数据
output reg [4:0] mem_rd_addr, // 数据存储器读地址
output reg [5:0] mem_aluop, // ALU操作类型
output reg [31:0] mem_val_store_num, // 存储操作的值
output reg [31:0] mem_val_store_and_load_addr, // 存储和加载操作的地址
output reg mem_val_store_enable, // 存储操作使能信号
output reg mem_val_load_enable // 加载操作使能信号

);

// always块，表示该模块的行为 always @(posedge clk) begin if(rst == 1) begin // 如果复位信号为1，则将所有输出信号置0 mem_rd_enable <= 0; mem_rd_num <= 0; mem_rd_addr <= 0; mem_aluop <= 0; mem_val_store_num <= 0; mem_val_store_and_load_addr <= 0; mem_val_store_enable <= 0; mem_val_load_enable <= 0; end else if(stall[3] == 1 && stall[4] == 0) begin // 如果暂停信号的第4位为0，第3位为1，则将所有输出信号置0 mem_rd_enable <= 0; mem_rd_num <= 0; mem_rd_addr <= 0; mem_aluop <= 0; mem_val_store_num <= 0; mem_val_store_and_load_addr <= 0; mem_val_store_enable <= 0; mem_val_load_enable <= 0; end else if(stall[3] == 0) begin // 如果暂停信号的第3位为0，则将输出信号设置为输入信号 mem_rd_enable <= ex_rd_enable; mem_rd_num <= ex_rd_num; mem_rd_addr <= ex_rd_addr; mem_aluop <= ex_aluop; mem_val_store_num <= ex_val_store_num; mem_val_store_and_load_addr <= ex_val_store_and_load_addr; mem_val_store_enable <= ex_val_store_enable; mem_val_load_enable <= ex_val_load_enable; end end

endmodul