使用Verilog写一段新手常在五级流水线中写的冗余代码并为其注释

下面是一段新手常在五级流水线中写的冗余代码，并为其注释：

/* 定义一个五级流水线模拟器 */ module five_stage_pipeline_simulator( input clk, // 时钟信号 input rst, // 复位信号 input [31:0] inst_in, // 输入指令 output [31:0] inst_out // 输出指令 );

/* 定义寄存器 */ reg [31:0] pc_reg; // 程序计数器 reg [31:0] if_id_reg; // 指令寄存器 reg [31:0] id_ex_reg; // 执行寄存器 reg [31:0] ex_mem_reg; // 记忆寄存器 reg [31:0] mem_wb_reg; // 写回寄存器

/* 定义指令类型 */ parameter R_TYPE = 6'b000000; parameter I_TYPE = 6'b001000; parameter J_TYPE = 6'b000010;

/* 定义指令字段 */ parameter [5:0] OP_CODE = 6; parameter [4:0] RS = 5; parameter [4:0] RT = 5; parameter [4:0] RD = 5; parameter [5:0] FUNC_CODE = 6; parameter [15:0] IMM = 16;

/* 定义指令解析函数 */ function automatic void parse_inst; input [31:0] inst; output [5:0] op_code; output [4:0] rs; output [4:0] rt; output [4:0] rd; output [5:0] func_code; output [15:0] imm;

op_code = inst[31:26];
rs = inst[25:21];
rt = inst[20:16];
rd = inst[15:11];
func_code = inst[5:0];
imm = inst[15:0];

endfunction

/* 定义指令执行函数 */ function automatic void execute_inst; input [5:0] op_code; input [4:0] rs; input [4:0] rt; input [4:0] rd; input [5:0] func_code; input [31:0] a; input [31:0] b; output [31:0] result;

case (op_code)
  // R 类型指令
  R_TYPE: begin
    case (func_code)
      // add 操作
      6'b100000: result = a + b;
      // sub 操作
      6'b100010: result = a - b;
      // and 操作
      6'b100100: result = a & b;
      // or 操作
      6'b100101: result = a | b;
      // xor 操作
      6'b100110: result = a ^ b;
      // sll 操作
      6'b000000: result = a << b;
      // srl 操作
      6'b000010: result = a >> b;
      default: result = 0;
    endcase
  end
  // I 类型指令
  I_TYPE: begin
    // addi 操作
    if (op_code == 6'b001000) begin
      result = a + imm;
    end else begin
      result = 0;
    end
  end
  // J 类型指令
  J_TYPE: begin
    // j 操作
    if (op_code == 6'b000010) begin
      result = a;
    end else begin
      result = 0;
    end
  end
  default: result = 0;
endcase

endfunction

/* 定义流水线阶段 / always @(posedge clk or posedge rst) begin if (rst) begin pc_reg <= 0; if_id_reg <= 0; id_ex_reg <= 0; ex_mem_reg <= 0; mem_wb_reg <= 0; end else begin / IF 阶段 */ pc_reg <= pc_reg + 4; if_id_reg <= inst_in;

  /* ID 阶段 */
  parse_inst(if_id_reg);

  /* EX 阶段 */
  execute_inst(if_id_reg[OP_CODE], if_id_reg[RS], if_id_reg[RT], if_id_reg[RD], if_id_reg[FUNC_CODE], id_ex_reg[RS], id_ex_reg[RT], ex_mem_reg[RD]);

  /* MEM 阶段 */
  mem_wb_reg <= ex_mem_reg;

  /* WB 阶段 */
  inst_out <= mem_wb_reg;
end

end

endmodul