vrilog语言实现100M分频200khz

module divider( input clk_in, // 输入时钟信号 output reg clk_out // 输出分频后的时钟信号 );

reg [25:0] counter; // 计数器

always @(posedge clk_in) begin if(counter == 0) begin counter <= 500; // 500 = 100000000 / 200000 clk_out <= ~clk_out; // 取反输出时钟信号 end else begin counter <= counter - 1; // 计数器减一 end end

endmodule