verilog实现100M时钟任意分频

以下是Verilog代码的示例，实现了将100M时钟任意分频：

module clk_divider(
    input clk_in,
    input [7:0] divisor,
    output reg clk_out
);

reg [7:0] count;

always @(posedge clk_in) begin
    if (count == divisor) begin
        count <= 0;
        clk_out <= ~clk_out;
    end else begin
        count <= count + 1;
    end
end

endmodule

该模块有一个输入时钟信号clk_in和一个8位分频器divisor，以及一个输出时钟信号clk_out。每当输入时钟的上升沿到来时，计数器count增加1。当计数器达到分频器divisor的值时，计数器清零并且输出时钟信号clk_out反转。这样，就可以实现任意的分频比例。