帮我写一个简单的verilog的程序

下面是一个简单的Verilog程序，它实现了一个简单的计数器：

module counter( input clk, input reset, output reg [7:0] count );

always @ (posedge clk or posedge reset) begin if (reset) begin count <= 0; end else begin count <= count + 1; end end

endmodule

该计数器模块有三个输入参数：clk（时钟信号）、reset（复位信号）和一个八位的计数器输出count。always块中的逻辑实现了计数器的功能，当reset信号为高电平时，计数器将被重置为0；否则，计数器将每个时钟周期增加1。