Most FPGAs in the industry provide a digital clock management DCM module which is available in all Xilinx FPGAs Xilinx offers advanced FPGAs that provide digital clock management and phase-locked loop

业界中大多数FPGA都提供数字时钟管理（DCM）模块，所有Xilinx FPGA都可用。Xilinx提供先进的FPGA，提供数字时钟管理和锁相环（PLL）。PLL可以提供精确的时钟合成，减少抖动，并实现滤波。大多数FPGA还具有嵌入式块RAM（BRAM），大大扩展了FPGA应用的范围和灵活性。BRAM可以配置为单口RAM、双口RAM、内容寻址存储器（CAM）和FIFO等常见存储结构。

除了块RAM外，FPGA中的LUT也可以灵活配置为RAM、ROM和FIFO结构。在选择用于实际应用的芯片时，芯片内部的块RAM数量是一个重要因素。单个块RAM的容量为18k位，具有18位的位宽和1024位的深度。但是，有两个原则需要遵循：首先，修改后的容量（位宽×深度）不能超过18k位；其次，最大位宽不能超过36位。当然，多个块RAM可以级联成较大的RAM，仅受芯片内块RAM数量的限制。

FPGA芯片具有丰富的布线资源，连接FPGA所有内部单元，布线的长度和过程决定了布线上信号的驱动能力和传输速度。根据不同的工艺、长度、宽度和分布位置，FPGA内部的布线资源分为四类。第一类是全局布线资源，用于芯片内的全局时钟和全局复位/设置布线。第二类是长线资源，用于完成芯片中各个银行和第二个全局时钟信号之间的高速信号。第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线。第四类是分布式布线资源，用于专有时钟、复位和其他控制信号线。在实践中，设计人员不需要直接选择布线资源；布局布线工具可以根据输入逻辑网表的拓扑结构和约束条件自动选择布线资源以连接各种模块单元。本质上，布线资源的使用与设计结果密切相关。

FPGA中的嵌入式功能模块主要是指延迟锁定环（DLL）、PLL、DSP和软核CPU。嵌入式功能单元的数量增加使单片FPGA成为系统级设计工具，具有同时执行软件和硬件协同设计的能力，逐渐过渡到SOC平台。DLL和PLL具有类似的功能，可以实现时钟高精度、低抖动的频率倍增、除法、占空比调整和相位移动。Xilinx芯片集成了DLL，Altera芯片集成了PLL，Lattice的新芯片集成了PLL和DLL。可以使用IP核生成工具轻松管理和配置PLL和DLL。DLL的结构如图1-5所示