用verilog编写一个加法器
module adder(input [7:0] a, input [7:0] b, output [7:0] sum); assign sum = a + b; endmodule
说明：
- 输入 a 和 b 为 8 位二进制数
- 输出 sum 为 8 位二进制数
- assign 语句用于直接对 sum 赋值，实现加法功能
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