请用Verilog语言写出多位数码管的独立显示代码

以下是一种多位数码管的独立显示代码的示例：

module multi_digit_display( input clk, input [3:0] digit_select, input [7:0] digit_data, output [6:0] seg_out );

reg [3:0] digit_counter; reg [6:0] seg_data;

always @(posedge clk) begin // Increment digit counter digit_counter <= digit_counter + 1;

// Select digit based on digit counter
case (digit_counter)
    4'd0: seg_data <= digit_data[0];
    4'd1: seg_data <= digit_data[1];
    4'd2: seg_data <= digit_data[2];
    4'd3: seg_data <= digit_data[3];
    default: seg_data <= 7'b1111111; // Display nothing
endcase

end

always @(*) begin // Set segment outputs based on selected digit case (seg_data) 8'h00: seg_out = 7'b1000000; // 0 8'h01: seg_out = 7'b1111001; // 1 8'h02: seg_out = 7'b0100100; // 2 8'h03: seg_out = 7'b0110000; // 3 8'h04: seg_out = 7'b0011001; // 4 8'h05: seg_out = 7'b0010010; // 5 8'h06: seg_out = 7'b0000010; // 6 8'h07: seg_out = 7'b1111000; // 7 8'h08: seg_out = 7'b0000000; // 8 8'h09: seg_out = 7'b0010000; // 9 default: seg_out = 7'b1111111; // Display nothing endcase end

endmodule

该模块接收时钟信号clk、4位数字选择信号digit_select和8位数字数据信号digit_data，并输出7位数码管的段选信号seg_out。该模块使用一个计数器digit_counter来选择要显示的数字，并使用一个case语句将数字数据分配到seg_data寄存器中。然后，另一个case语句根据seg_data的值设置seg_out输出。注意，该示例使用了常见的共阳极数码管。如果使用共阴极数码管，则应将seg_out输出取反。