基于Verilog的数字闹钟模块设计与实现

该设计原理实现了闹钟模块的功能。首先定义了闹钟设置模块，通过按键信号设置闹钟的时、分，并且可以用按键开启或关闭闹钟，闹钟处于开启状态用 LED 灯显示。在设置闹钟时间时，通过状态 'shif' 的不同值来判断当前需要设置的是小时还是分钟，并且在按键按下时设置闹钟时间，并在按键释放时关闭闹钟。

接着定义了闹钟响铃模块，在达到设定时间后，响起提示音，并通过响铃计数器 'ring_cnt' 来控制提示音的持续时间。同时，闹钟响铃时闹钟输出信号 'alarm_out' 为高电平，用于控制提示音的播放。在响铃计数器 'ring_cnt' 达到设定值时，将闹钟输出信号 'alarm_out' 置为低电平，并将响铃计数器 'ring_cnt' 归零，停止提示音的播放。

最后，在时钟上升沿时，如果复位信号 'rst' 为高电平，则将闹钟使能、闹钟分钟数、闹钟小时数和状态 'shif' 都归零；否则，根据按键信号和状态 'shif' 的不同值来进行闹钟时间的设置和控制闹钟的开启和关闭。

//闹钟 input rst; // 复位信号 input key; // 按键信号

output  reg led;            // LED指示灯
output reg alarm_out;  // 闹钟输出信号

// 定义闹钟设置模块 reg z1; reg z2; reg alarm_enable ; // 闹钟使能 reg [4:0] alarm_min ; // 闹钟分钟数 reg [3:0] alarm_hour ; // 闹钟小时数 reg [3:0] shif; //状态（调节时分） always @(posedge clk) begin if (rst) begin alarm_enable <= 0; alarm_min <= 0; alarm_hour <= 0; shif <= 0; end else begin if (key) begin // 按键按下 // 设置闹钟时间 if(key_flag1 && !z1) begin shif <= shif+1; if(shif==4) begin shif <= 1; end; end; if(shif==1) begin if(key_flag2 && !z2) begin alarm_min <= alarm_min+1; if(alarm_min==60) begin alarm_min <= 0; end; end; end; if(shif==2) begin if(key_flag2 && !z2) begin alarm_hour <= alarm_hour+1; if(alarm_hour==24) begin alarm_hour <= 0; end; end; end; alarm_enable <= 1; end else begin // 按键释放 alarm_enable <= 0; end end z1 <= key_flag1; z2 <= key_flag2;

end // 定义闹钟响铃模块 reg [4:0] ring_cnt = 0; // 响铃计数器 reg [30:0] cnto=0;