Verilog 闹钟模块设计与实现

该闹钟模块通过按键来设置闹钟的时、分，实现闹钟功能。闹钟处于开启状态时，用 LED 灯显示。当到达设定时间后，会响起提示音。整个模块包括闹钟设置模块和闹钟响铃模块。

1. 模块代码

//闹钟
    input rst;             // 复位信号
    input key;             // 按键信号

    output  reg led;            // LED指示灯
    output reg alarm_out;  // 闹钟输出信号
// 定义闹钟设置模块
reg z1;
reg z2;
reg alarm_enable ;       // 闹钟使能
reg [4:0] alarm_min ;    // 闹钟分钟数
reg [3:0] alarm_hour ;   // 闹钟小时数
reg [3:0] shif;             //状态（调节时分）
always @(posedge clk) begin
    if (rst) begin
        alarm_enable <= 0;
        alarm_min <= 0;
        alarm_hour <= 0;
		  shif <= 0;
    end else begin
        if (key) begin   // 按键按下
            // 设置闹钟时间
			if(key_flag1 && !z1) begin
				shif <= shif+1;
				if(shif==4) begin
					shif <= 1;
				end;
				end;
			if(shif==1) begin
				if(key_flag2 && !z2) begin
					alarm_min <= alarm_min+1;
					if(alarm_min==60) begin
						alarm_min <= 0;
					end;
				end;
			end;
			if(shif==2) begin
				if(key_flag2 && !z2) begin
					alarm_hour <= alarm_hour+1;
					if(alarm_hour==24) begin
						alarm_hour <= 0;
					end;
				end;
			end;
            alarm_enable <= 1;
        end else begin   // 按键释放
            alarm_enable <= 0;
        end
    end
	 z1 <= key_flag1;
	 z2 <= key_flag2;
	 
end
// 定义闹钟响铃模块
reg [4:0] ring_cnt = 0;     // 响铃计数器
reg [30:0] cnto=0;

2. 设计原理

闹钟设置模块

通过按键来设置闹钟的小时数和分钟数，并且可以用按键开启或关闭闹钟。
模块中有一个状态寄存器 shif，用于控制当前正在设置的是小时还是分钟。当按下按键时，根据当前状态 shif 的值来判断是设置小时还是分钟，并且根据按键的次数来增加小时或分钟的值，同时还要进行边界判断，防止超过 24 小时或 60 分钟的范围。
当按键释放时，闹钟就会关闭。

闹钟响铃模块

通过一个响铃计数器 ring_cnt 来控制提示音的频率，当计数器达到一定值时，就会输出闹钟响铃信号 alarm_out。
模块中还有一个计数器 cnto，用于控制提示音的持续时间，防止提示音一直响起。当计数器 cnto 达到一定值时，闹钟响铃信号 alarm_out 就会被清零，提示音就停止了。

3. 功能说明

按键设置闹钟时间，LED 灯指示闹钟开启状态。
闹钟时间到达后，响起提示音。
通过按键可以开启或关闭闹钟。

4. 总结

该闹钟模块是一个简单的 Verilog 设计案例，它展示了如何使用按键、LED、计数器等基本元件来实现一个功能完备的闹钟模块。

5. 扩展

可以增加 snooze 功能，即在闹钟响铃后，按一下按键可以延时响铃。
可以增加显示功能，将闹钟时间显示在 LCD 上。
可以增加更多功能，例如设置多个闹钟、定时器等等。