基于FPGA设计一个数字式竞赛抢答器。要求：1、能显示倒计时时间单位为01s保留1位小数；显示第一位抢答者ID号从1开始0表示无抢答者：抢答开始后如倒计时未结束前有违规抢答者则记录第一违规抢答者ID号；倒计时为0结束后有抢答者则记录第一抢答者ID号抢答有效；2、设置 S2 为抢答启动重启键每次按下后即启动抢答前的5s倒计时：S0S1S3S4 键由4位参赛者进行抢答操作对应ID号为S0S1S3S4；

状态机设计如下：

状态1：等待抢答启动 输入：S2按下 输出：倒计时显示为5.0s，第一位抢答者ID号为0，指示灯关闭 状态转移：S2按下 -> 状态2

状态2：倒计时进行中 输入：S0/S1/S3/S4按下，倒计时结束 输出：倒计时显示为0.0s，若有违规抢答则显示第一违规抢答者ID号并指示灯闪烁3s，否则若有抢答则显示第一抢答者ID号并点亮指示灯，抢答有效 状态转移：倒计时结束 -> 状态3；S0/S1/S3/S4按下 -> 状态4

状态3：等待抢答启动 输入：S2按下 输出：倒计时显示为5.0s，第一位抢答者ID号为0，指示灯关闭 状态转移：S2按下 -> 状态2

状态4：违规抢答 输入：无 输出：显示第一违规抢答者ID号并指示灯闪烁3s，倒计时不变 状态转移：无

状态5：有效抢答 输入：无 输出：显示第一抢答者ID号并点亮指示灯，倒计时不变 状态转移：无

查阅功能可以在状态2/4/5时按下K0~K3键，记录相应参赛者的抢答时间并显示。